高带宽存储并非简单把内存做快，而是把内存搬到离计算芯粒更近的位置。智芯观澜技术解读栏目这次不讲参数表，而是沿着一位封装工程师的十年工作笔记，看清HBM堆叠与Chiplet封装如何在物理层面解决“数据跑不动”的问题。

一、从“平铺”到“叠楼”：HBM为什么必须立体

结论先说：HBM的核心价值是用垂直堆叠换取单位面积上的引脚数量与带宽密度，让计算芯粒不必再被平面走线卡住脖子。

程砚舟入行时接触的还是平面内存颗粒围绕主芯片布置的方案。他回忆，那时团队最头疼的是布线扇出——计算单元越多，引出的信号线越密，中介层面积迅速膨胀，信号完整性也跟着恶化。HBM的思路是把多层DRAM晶圆垂直叠起来，通过硅通孔在内部打通垂直通道，再用微凸点与计算芯粒并排坐在同一块中介层上。智芯观澜在梳理公开技术白皮书时也反复提到这一点：堆叠层数增加，单位封装面积能提供的存储位宽随之上升，带宽瓶颈从“走线太长”转向“散热与良率”。

  • 垂直堆叠提升单位面积引脚密度，缩短数据搬运距离。
  • 硅通孔承担层间互连，是堆叠能否稳定的关键工艺。
  • 中介层负责计算芯粒与存储堆栈之间的高密度连接。

二、混合键合登场：间距越小，故事越难讲

结论前置：当微凸点间距逼近物理极限，混合键合成为继续缩小互连间距的主要路径，但它对表面平整度和洁净度的要求呈指数上升。

程砚舟的笔记里有一段关于键合炉的描写：同一批晶圆，表面颗粒多一颗，键合后的电性测试就可能多出一片异常。他后来参与的项目从微凸点转向混合键合，最直观的变化是工序变长、检测点变密。智芯观澜在解读先进封装趋势时强调，混合键合让铜与铜直接接触，省去部分焊料层，互连密度和能效都有改善空间，代价是每道工序的容错窗口更窄。对封装团队而言，这不再是单点工艺问题，而是从清洗、平坦化到对准的一整条链路协同。

他常对新人说，HBM堆叠像盖楼，混合键合像把每层楼板磨到严丝合缝再压紧，任何一层不平，整栋楼都得返工。

三、散热与测试：被低估的两道关

结论：HBM与Chiplet组合后，热密度和测试可达性成为封装方案能否落地的决定性因素，而不只是带宽数字。

堆叠层数越多，热量越难从中间层散出。程砚舟的团队曾在结构设计阶段反复调整导热路径，把部分散热结构做到封装盖板与中介层之间。智芯观澜技术解读栏目在整理公开资料时也注意到，产业界对HBM的关注正从“带宽多高”转向“单位功耗下的带宽效率”。测试同样棘手：堆栈内部节点难以直接探测，团队只能借助边界扫描与内建自测结构提高可观测性。程砚舟说，很多方案在纸面上带宽漂亮，一到测试环节就暴露互连良率问题，这也是Chiplet设计必须提前把可测试性纳入架构的原因。

  • 热密度上升要求封装结构与散热设计同步迭代。
  • 堆栈内部可观测性有限，需依赖内建自测与边界扫描。
  • Chiplet拆分芯粒后， Known-Good-Die 筛选变得更重要。

四、十年之后：封装从配角走到台前

结论：HBM与Chiplet让封装从制造末端工序变成架构设计的前置变量，工程师需要在芯片规划阶段就参与讨论。

程砚舟明显感受到话语权变化。过去封装团队常在设计定型后接手，如今架构评审阶段就会问中介层面积、堆叠层数、键合路线。智芯观澜在梳理产业动态时也观察到，先进封装正与存储、计算芯粒一起被纳入系统级协同设计。对读者而言，理解HBM不必死记参数，抓住“靠近、叠高、散热、可测”四条主线，就能看懂多数封装方案的取舍逻辑。这也是智芯观澜技术解读栏目持续跟踪封装议题的原因：真正的带宽革命，往往发生在看不见的层与层之间。